26 天前 / WFChYu
Site Reliability Engineers: “We solve cooler problems!”Google SRE 本文基于 Go1.14.6，内核版本 4.15，物理机均采用 X86 架构 问题描述： 某业务实例级别的 cpu util 非常不均衡，部分实例的 CPU 使用率明显高于其他实例。在业务请求请求高峰期时，最高 CPU 的实例已经到达性能瓶颈。P99 RT(Response Time）以及接口错误率明显升高。 图 1.出现问题的业务不同实例的 CPU 使用率差距非常明显 pprof 的 cpu profiling 结果显示，异常实例 time.now 函数的 CPU 占比达到了恐怖的 35%，而此时正常实例的 time.now 函数占比小于 1%。
31 天前 / 后端研究所
大家好，我的朋友们。 今天来聊一个硬核的话题，本文大约需要 15min，认真读完一定会有收获，走起！ 通过本文你将了解以下内容： stackoverflow 的有趣问题 CPU 流水线机制和内部数据流转 CPU 流水线的三大冒险 CPU 分支预测大揭秘有趣的问题前几天摸鱼的时候，我在 stackoverflow 发现一个有趣的问题： https://stackoverflow.com/questions/11227809/why-is-processing-a-sorted-array-faster-than-processing-an-unsorted-array 提问者用 C++ 写了一个数组求和的函数，把数组排序后求和和无序求和的计算性能竟然相差 6 倍，十分诡异。
100 天前 / MegEngine
写文章用户实践 | 基于 MegEngine 移动端 CPU 的深度学习模型推理性能优化 MegEngine Bot 适合工业级研发的开源深度学习框架 - 旷视天元 MegEngine7 人赞同了该文章用户实践系列，将收录 MegEngine 用户在框架实践过程中的心得体会文章，希望能够帮助有同样使用场景的小伙伴，更好地了解和使用 MegEngine ~ 本文作者：王雷 | 旷视科技 研发工程师背景随着人工智能技术的发展及应用领域的不断扩大，算力较弱的移动设备成为模型推理的重要运算载体，优化其推理性能因此成为重要的工程问题。
110 天前 / 岛哥的质量效能笔记
阅读本文大约需要 1 分钟。点击小卡片，回复“合集”获取系统性的学习笔记和测试开发技能图谱 类型 CPU 架构是 CPU 厂商给属于同一系列的 CPU 产品定的一个规范，主要目的是为了区分不同类型的 CPU，下面是几个常见的类型： ARM 公司： arm 架构 Intel 公司： x86 和 x86-64 系列架构 AMD 公司： x86 和 x86-64 系列架构 其中电脑 PC 一般是用 Intel 和 AMD 公司的 x86 和 x86-64 系列的 CPU，手机一般是用 arm 的 CPU，主要是因为 arm 处理器功耗低、体积小、非常适合手机这种嵌入式设备的使用场景。
127 天前 / BloomingRose
作为一名美食资浅爱好者，尽管小风哥我厨艺拙计，但依然阻挡不了我对烹饪的热爱。那小风哥我通常是怎么做菜的呢？ 大厨与菜谱 你没猜错，做菜之前先去下一份菜谱，照着菜谱一步步来：起锅烧油、葱姜蒜末下锅爆香、倒入切好的食材、大火翻炒、加入适量酱油、加入适量盐、继续翻炒、出锅喽！这样一道色香味俱佳的小炒大功告成，装盘端出来拿起筷子一尝，难吃死了。火候有点过，酱油加的有点少，盐加多了，中餐里的“火候”以及“适量”是最为神秘的存在，可以意会不可言传。因此相对肯德基麦当劳之类的标准工业品，中餐更像是艺术。
151 天前 / HueiFeng
在《一文读懂 | 进程怎么绑定 CPU》这篇文章中介绍过，在 Linux 内核中会为每个 CPU 创建一个可运行进程队列，由于每个 CPU 都拥有一个可运行进程队列，那么就有可能会出现每个可运行进程队列之间的进程数不一样的问题，这就是所谓的负载不均衡问题，如下图所示： （图 1） 最极端的情况是，一个 CPU 的可运行进程队列拥有非常多的进程，而其他 CPU 的可运行进程队列为空，这就是著名的一核有难，多核围观，如下图： （图 2） 为了避免这个问题的出现，Linux 内核实现了 CPU 可运行进程队列之间的负载均衡。
165 天前 / hyper0x
点击下方卡片，关注“CVer”公众号 AI/CV 重磅干货，第一时间送达 AI 开发现状从过去 AlphaGo 在职业围棋中击败世界冠军，到现在大火的自动驾驶，人工智能 (AI)在过去几年中取得了许多成就。其中人工智能的成功离不开三要素：数据、算法和算力。其中对于算力，除了训练 (train)，AI 实际需要运行在硬件上，也需要推理 (inference)，这些都需要强大算力的支撑。 AI 训练硬件平台：GPU、CPU、TPU 常见的模型训练硬件平台主要有：GPU、CPU 和 TPU。
191 天前 / BloomingRose
一：背景 1. 讲故事前几天有位朋友 wx 求助，它的程序内存经常飙升，cpu 偶尔飙升，没找到原因，希望帮忙看一下。 可惜发过来的 dump 只有区区 2G，能在这里面找到内存溢出那真有两把刷子......，所以我还是希望他的程序内存涨到 5G+ 的时候再给我看看，既然内存看不了，那就看看这个偶尔飙升的 CPU 是个啥情况？老办法，上 windbg 说话。 二：windbg 分析 1. CPU 到底是多少要想查看这个快照生成时机器的 cpu 使用率，可以使用 !tp 命令。 0:033>!tp CPUutilization:93% WorkerThread:Total:800Running:800Idle:0MaxLimit:800MinLimit:320 WorkRequestinQ...
229 天前 / 云水木石
全球的缺芯风潮愈演愈烈，也让很多中国人开始关注起芯片。谈到中国的国产 CPU，很多人都恨铁不成钢，“泱泱大国，怎么小小的芯片也做不好？人家的芯片都做到 i9 了，你们怎么还只有 i5 的水平？” 细细品味这些批评，是否有中国家长埋汰孩子的那种味道？ 隔壁的 xxx，回回考试得第一，你怎么连前十都进不了？ 我同事的儿子都考上清华了，你才考一个普通一本，以后怎么办啊？ 大可不必这样，连普通的老百姓都认识到芯片的重要，国家会不知道吗？你以为国家智囊团都是吃白饭的吗？ 其实，中国在多年前就已经开始布局 CPU 芯片，历经跌宕曲折...
239 天前 / Hollis
GitHub 19k Star 的 Java 工程师成神之路，不来了解一下吗！前段时间我们新上了一个新的应用，因为流量一直不大，集群 QPS 大概只有 5 左右，写接口的 rt 在 30ms 左右。 因为最近接入了新的业务，业务方给出的数据是日常 QPS 可以达到 2000，大促峰值 QPS 可能会达到 1 万。 所以，为了评估水位，我们进行了一次压测。压测在预发布环境执行。压测过程中发现，当单机 QPS 达到 200 左右时，接口的 rt 没有明显变化，但是 CPU 利用率急剧升高，直到被打满。 压测停止后，CPU 利用率立刻降了下来。 于是开始排查是什么导致了 CPU 的飙高。
269 天前 / sjf0115
本文属于 Flink 在生产环境的大规模 CPU 优化实战，大并发任务预计节省 30~50% 的 CPU 消耗。下文会详细分析优化相关的实现原理、问题定位以及优化过程。往往在做性能优化时就会发现：当已经定位到性能瓶颈时，很容易想到优化思路去解决或优化。但定位问题的过程其实是最难的，也就是找性能瓶颈的这个过程更具有意义。本文问题定位的过程以及用到的性能分析工具、命令可能对于广大的技术同学更有收益。 0、 结论 Flink 大并发任务（超过 500 并发）在使用 keyBy 或者 rebalance 的情况下，将 bufferTimeout 设置为 1s 可以节省 30~50% 的 CPU 消耗。
271 天前 / 横云断岭
一、背景大早上 线上 k8s 机子 某个机子 cpu 飙高，导致 k8s 健康检查失败，线上环境会自动执行 jstack，上传到 oss 通知到 钉钉告警群，直接分析锁、cpu 高的线程。 二、过程分析 2.1 排查 cpu 占用最高的线程使用 jstack分析： 发现占用 CPU 最高的线程栈是：org.apache.commons.beanutils.MethodUtils#getMatchingAccessibleMethod。 当然也可以使用 arthas 的thread -n 10命令 ，由于自动监控抓取的，省去了这一步了。
278 天前 / 果冻虾仁
首发于后台公论写文章并发吹剑录（一）：CPU 缓存一致性协议 MESI 果冻虾仁百度 高级研发工程师 31 人赞同了该文章吹剑出自《庄子》：“夫吹管也，犹有也；吹剑首者，而已矣。” 吹剑只能发出小声，以示自谦。“并发吹剑录”，表达的是笔者斗胆讲一些并发编程有关的知识，由于涉及计算机体系架构，笔者才疏学浅，恐有错漏，望诸位不吝赐教，吾定当改之。 CPU 架构缓存与主存解读缓存一致性（Cache Coherency），先看一下 CPU 的架构 图示一个 4 核 CPU，有三个级别的缓存...
348 天前 / coredump
什么是 NUMA？早期的计算机，内存控制器还没有整合进 CPU，所有的内存访问都需要经过北桥芯片来完成。如下图所示，CPU 通过前端总线（FSB，Front Side Bus）连接到北桥芯片，然后北桥芯片连接到内存——内存控制器集成在北桥芯片里面。 这种架构被称为 UMA1（Uniform Memory Access, 一致性内存访问 ）：总线模型保证了 CPU 的所有内存访问都是一致的，不必考虑不同内存地址之间的差异。 在 UMA 架构下，CPU 和内存之间的通信全部都要通过前端总线。而提高性能的方式，就是不断地提高 CPU、前端总线和内存的工作频率。